உருவ மூடி

SVA checker generator for FPGA-based verification platform

This paper discusses development of FPGA-based verification platform which consists of System' Verilog assertion (SVA) checker generator to synthesize SVA into Verilog code. We derive a lookup table that consists of SVA operators and their corresponding synthesizable RTL coding. Assertion check...

முழு விளக்கம்

Saved in:
நூற்பட்டியல் விவரங்கள்
தலைமை எழுத்தாளர்கள்: Mohamad, N., Ooi, C. Y., Ismail, N., Teh, J.
வடிவம்: Conference or Workshop Item
வெளியீடப்பட்டது: Institute of Electrical and Electronics Engineers Inc. 2016
பகுதிகள்:
T Technology (General)
நிகழ்நிலை அணுகல்:http://eprints.utm.my/73107/
http://eprints.utm.my/73107/
குறியீடுகள்: குறிச்சொல் இணை
குறியீடுகள் இல்லை, இந்த குறிச்சொல்லை முதலில் பதிவு செய்யுங்கள்!
இந்த கருத்தை முதலில் விட்டுச்செல்லுங்கள்!
நீங்கள் முதலில் உள்நுழைந்திருக்க வேண்டும்

இதே போன்ற பொருட்கள்